Highlights
- Pro
Pinned Loading
-
sobel-edge-detection-fpga
sobel-edge-detection-fpga PublicA convolution-based Sobel edge detection system on the Nexys A7 FPGA.
Verilog 1
-
-
gate-level-alu
gate-level-alu PublicA 4-bit Arithmetic Logic Unit (ALU) built at gate level abstraction and implemented on the Basys 3 Artix-7 FPGA.
Verilog 1
-
sine-art-plotter
sine-art-plotter PublicA custom CNC plotter that draws uploaded images in the form of sine waves.
Python 2
1 contribution in 2022
Day of Week | January Jan | February Feb | March Mar | April Apr | May May | June Jun | July Jul | August Aug | September Sep | October Oct | November Nov | December Dec | |||||||||||||||||||||||||||||||||||||||||
Sunday Sun | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Monday Mon | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Tuesday Tue | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Wednesday Wed | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Thursday Thu | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Friday Fri | |||||||||||||||||||||||||||||||||||||||||||||||||||||
Saturday Sat |
Less
No contributions.
Low contributions.
Medium-low contributions.
Medium-high contributions.
High contributions.
More